【導(dǎo)讀】實(shí)現(xiàn)確定性延遲是當(dāng)今許多系統(tǒng)設(shè)計(jì)中討論的主題。過去，人們一直在努力提高數(shù)據(jù)傳輸速度和帶寬。如今的應(yīng)用則越來越重視確定性——即要求數(shù)據(jù)包在精確的、可重復(fù)的時(shí)間點(diǎn)傳送。
實(shí)現(xiàn)確定性延遲是當(dāng)今許多系統(tǒng)設(shè)計(jì)中討論的主題。過去，人們一直在努力提高數(shù)據(jù)傳輸速度和帶寬。如今的應(yīng)用則越來越重視確定性——即要求數(shù)據(jù)包在精確的、可重復(fù)的時(shí)間點(diǎn)傳送。
本文將在設(shè)備的層面討論確定性這一主題，以及如何設(shè)計(jì)超高速數(shù)據(jù)轉(zhuǎn)換和信號處理系統(tǒng)以保證確定性延遲。
以下三個因素將決定確定性如何實(shí)現(xiàn)：
1. 采取措施減少數(shù)字設(shè)計(jì)組件中發(fā)生的亞穩(wěn)態(tài)事件
2. 計(jì)算數(shù)字后端的延遲，確保多個數(shù)據(jù)鏈路通道之間（如HSSL）的數(shù)據(jù)對齊
3. 優(yōu)化時(shí)間延遲的余量，保證不會因?yàn)?PVT 的變化而出現(xiàn)意外的不確定性。
具體來說，我們將考慮亞穩(wěn)態(tài)的影響和同步系統(tǒng)的方案，并介紹如何在模擬和數(shù)字信號處理域之間的接口上保持確定性。
管理超高速系統(tǒng)中數(shù)據(jù)轉(zhuǎn)換器陣列的延遲的能力在復(fù)雜系統(tǒng)中非常重要，這些系統(tǒng)包括數(shù)字波束導(dǎo)向雷達(dá)、波束成形多載波通訊等。延遲會降低系統(tǒng)的性能。工程師的目標(biāo)是將延遲控制在可知的范圍內(nèi)。
術(shù)語表 術(shù)語表
●ADC – 模數(shù)轉(zhuǎn)換器
●CDC – 跨時(shí)鐘域
●CLK – 采樣時(shí)鐘
●CMU – 時(shí)鐘管理單元
●ESIstream – 高效串行接口
●ESS – ESIstream 同步序列
●FPGA –現(xiàn)場可編程邏輯門陣列
●GT – 千兆比特收發(fā)器
●HSSLs – 高速串行線路
●LD – 邏輯器件（如FPGA或ASIC）
●LMFC – 本地多幀時(shí)鐘
●MZ – 亞穩(wěn)態(tài)域
●PVT – 過程、電壓和溫度
●SSO – 低速同步輸出
如今有兩種流行的 IC 數(shù)據(jù)接口:無許可證的 ESIstream 和行業(yè)標(biāo)準(zhǔn)JESD204B（sub-classes 1 和2）。這兩種接口都被廣泛應(yīng)用于連接數(shù)據(jù)轉(zhuǎn)換器和邏輯器件（LD） 如 FPGA和 ASIC。兩者都承諾確定性，但在具體的實(shí)現(xiàn)上有所不同。本文將闡述，考慮到優(yōu)秀的靈活性、較低的開銷和絕對延遲，ESIstream將是最佳的選擇。
延遲的定義
延遲的簡單定義是操作和響應(yīng)之間的時(shí)間差。在采樣數(shù)據(jù)系統(tǒng)中，通常我們最關(guān)心的是最大延遲。對于以硬件為重點(diǎn)的本文，不確定性的來源以及如何管理這些來源是一個關(guān)鍵問題。確定性是一個簡單的需求，即系統(tǒng)對于給定的一組輸入產(chǎn)生相同的結(jié)果。不論環(huán)境或啟動條件如何變化，結(jié)果都是可預(yù)測的，并排除隨機(jī)因素。本質(zhì)上，確定性系統(tǒng)提供了有限的響應(yīng)。
實(shí)現(xiàn)確定性行為的挑戰(zhàn)
不確定性的來源并不直觀，特別是對于 GHz 的采樣頻率。圖 1 標(biāo)出了單片 ADC EV12AQ600 連接到一個邏輯設(shè)備（LD）時(shí)的幾個源。不確定性是由亞穩(wěn)態(tài)產(chǎn)生（參見側(cè)欄），這是同步邏輯系統(tǒng)引入的一個因素。除此之外，還有三個因素會加劇這種不確定性：
●跨時(shí)鐘域（CDC）導(dǎo)致潛在的不等長的信號路徑，另外還有信號線的物理不等長
●多個 HSSL 之間的數(shù)據(jù)對齊導(dǎo)致的 LD 輸出緩沖區(qū)的延遲差異
●PVT（過程、電壓和溫度）的影響
亞穩(wěn)態(tài)
亞穩(wěn)態(tài)是同步系統(tǒng)在狀態(tài)轉(zhuǎn)換過程中由于有限的建立保持時(shí)間而產(chǎn)生的邏輯狀態(tài)的不確定性。可通過創(chuàng)建從 MZ 回退的狀態(tài)采樣點(diǎn)避免亞穩(wěn)態(tài)（圖5）。
圖 1 EV12AQ600 的不確定性源和積累延遲
跨時(shí)鐘域（CDC）
數(shù)據(jù)轉(zhuǎn)換器和附加的邏輯設(shè)備(這里是 FPGA)都是復(fù)雜的同步子系統(tǒng)，具有相關(guān)的分層時(shí)鐘架構(gòu)，加強(qiáng)了本地的確定性。必須使用一個外部的低抖動主時(shí)鐘來同步兩個域在 ADC 中，當(dāng)使用雙時(shí)鐘 FIFO 將數(shù)據(jù)從編碼器時(shí)鐘域傳輸?shù)桨l(fā)送器/串行化時(shí)鐘域時(shí)，會產(chǎn)生可變延遲。在FPGA 中，當(dāng)使用收發(fā)器緩沖將數(shù)據(jù)從接收器/反串行化器傳輸?shù)浇獯a器，以及使用輸出緩沖將數(shù)據(jù)從解碼器傳輸?shù)接脩魬?yīng)用時(shí)，會產(chǎn)生可變延遲。EV12AQ600 的輸出數(shù)據(jù)通過 4 對 ESIstream 串行線傳輸。由于CDC 的緣故，每根線的延遲都略有不同。EV12AQ600 數(shù)據(jù)輸出端的每根線的延遲可在 126 到 142 個時(shí)鐘周期之間變化（32 個UI 的可變延遲）。此外，ADC 和接收解碼器之間的物理距離延遲了數(shù)據(jù)傳輸。PCB 上平行線的長度的任何差異都會進(jìn)一步增加鏈路的延遲或偏差。
EV12AQ600 亮點(diǎn)亮點(diǎn)
●EV12AQ600 亮點(diǎn)
●高達(dá) 6.4 Gsps
●高達(dá) 6.5 GHz 帶寬
●集成的交叉點(diǎn)開關(guān)
在接收端去除偏差（參考圖 2）和重新對齊數(shù)據(jù)幀以考慮產(chǎn)生的到達(dá)時(shí)間差，需要在 LD 輸出緩沖中實(shí)現(xiàn)靈活的數(shù)據(jù)緩沖。去除偏差可使接收端的線路正確地對齊。很快我們就會看到，這是通過一個時(shí)間計(jì)數(shù)器實(shí)現(xiàn)的—— 它訓(xùn)練系統(tǒng)并建立延遲限制。一旦得出了這個限制值，則可標(biāo)記一個“釋放數(shù)據(jù)”事件。
EV12AQ600 同步時(shí)鐘
●fCLK & fSSO
●fCLKMAX = 6.4 GHZ (fserial = 2 x fCLK)
●fSSO = fCLK/32
避免亞穩(wěn)態(tài)
需要強(qiáng)調(diào)的一點(diǎn)是，必須保證系統(tǒng)產(chǎn)生的同步信號SYNC 在亞穩(wěn)態(tài)(MZ)之外采樣。此外，采樣應(yīng)該始終發(fā)生在相同的ADC 主時(shí)鐘(fCLK)邊緣，以確保整個多通道采樣系統(tǒng)的確定性延遲。
物理信號偏差
在傳統(tǒng)的 PCB 上，6GHz 的采樣系統(tǒng)在 50 歐姆微帶線（即銅線）上通常會產(chǎn)生6.5ps/mm的傳播延遲。
因此，數(shù)據(jù)線之間的任何長度變化都會引入額外的傳輸延遲。LD 去偏差緩沖區(qū)的大小也應(yīng)考慮到這個因素。
P, V, T 的影響
過程（如半導(dǎo)體制程）、電壓和溫度隨時(shí)間的差異會影響電子系統(tǒng)的工作點(diǎn)。這也是為什么器件需經(jīng)歷完全的測試、驗(yàn)證以得出性能參數(shù) —— 即建立 PVT 邊界條件。任何旨在提供確定性延遲的系統(tǒng)都必須足夠健壯，以避免 P、V 或 T 的變化影響確定性。這需要一些控制的機(jī)制以允許初始系統(tǒng)校準(zhǔn)，以及一個監(jiān)控性能隨時(shí)間變化的二階方法。我們稍后將繼續(xù)討論這一話題。
考慮到以上的所有因素，如果同步脈沖和接收輸出緩沖區(qū)“有效數(shù)據(jù)”之間的延遲是固定不變的，則系統(tǒng)的延遲是確定性的（圖 2：釋放數(shù)據(jù)）。此外，如果經(jīng)歷了多次上電和復(fù)位循環(huán)后，延遲的行為可以重現(xiàn)，則這一事件是健壯的。
使用同步標(biāo)志流程解決 ADC 的亞穩(wěn)態(tài)
為了避免亞穩(wěn)態(tài)，需引入相對于主時(shí)鐘的門事件延遲，如圖3 所示。這種方法本質(zhì)上是一種重新計(jì)時(shí)的方法。同步 EV12AQ600 的四個核心需要精確的時(shí)鐘以實(shí)現(xiàn)核心的精確交織。這是 ADC 時(shí)鐘管理單元（CMU）的工作， CMU 還通過 SYNC_CTRL 寄存器（0x000C）實(shí)現(xiàn)亞穩(wěn)態(tài)緩解功能。在初始化時(shí)，ADC 通過置位SYNC_FLAG 位（0x000D=1）標(biāo)記出亞穩(wěn)態(tài)。一旦被置位，SYNC_CTRL寄存器允許用戶編程ADC 采樣邊緣（圖3）。要避免亞穩(wěn)態(tài)，只需檢查 SYNC_FLAG 是否被重新置位。如果一切正常，則 SYNC_FLAG 保持為低（在 EV12AQ600 的手冊中有SYNC_FLAG 的工作流程）。
圖 2 在 LD 中去除 ADC 輸出數(shù)據(jù)的偏差
圖 3 同步脈沖延遲避開亞穩(wěn)態(tài)區(qū)
同步鏈：一種實(shí)現(xiàn)多通道確定性的簡單方法
EV12AQ600 的 CMU 提供了解決內(nèi)部亞穩(wěn)態(tài)的控制方法。值得注意的是，EV12AQ600 通過其同步輸出信號(SYNCO)促進(jìn)了同步鏈的實(shí)現(xiàn)。這個輸出信號可以通過菊花鏈連接到擴(kuò)展系統(tǒng)中的其他 ADC 上，可始終保持確定性和相位相干采樣。這對于相位信息至關(guān)重要的系統(tǒng)（如波束形成應(yīng)用中的合成孔徑雷達(dá)(SAR)）來說是一個巨大的優(yōu)勢。雖然這一方法在多通道系統(tǒng)中擴(kuò)展了確定性采樣，但它只影響模擬前端。它無法保證發(fā)送到LD 的輸出數(shù)據(jù)是確定性的。因此，在數(shù)字域，我們需要進(jìn)一步的解決方案。
確保數(shù)字后端的確定性
前面的圖 2 顯示了不同的 ESS 的到達(dá)時(shí)間有所不同。消除這些線路偏差的一個低開銷的方法是創(chuàng)建一個延遲計(jì)數(shù)器——這在LD 中很容易實(shí)現(xiàn)（如圖4）。
計(jì)數(shù)器累加從 ADC 初始同步脈沖開始的時(shí)鐘周期數(shù)和LD 接收的最慢的 ESS。在這種情況下，“釋放數(shù)據(jù)”事件標(biāo)志著接收數(shù)據(jù)反串行化的完成。通過訓(xùn)練系統(tǒng)，同步延遲量化了最慢的 ESIstream 線路的鏈路延遲，包括鏈路層和物理銅線互聯(lián)的影響。
計(jì)數(shù)器延遲考慮到所有接收緩沖區(qū)數(shù)據(jù)的后續(xù)對齊。顯然，在大型分布式系統(tǒng)中，每個轉(zhuǎn)換器的數(shù)據(jù)鏈路延遲不同，需要在初始訓(xùn)練階段建立。幸運(yùn)的是，在ESIstream 系統(tǒng)中，同步鏈可輔助加強(qiáng)確定性采樣。同步事件可調(diào)整 data ready 信號，并針對最慢的線路進(jìn)行延遲并留有適當(dāng)?shù)挠嗔浚瑪U(kuò)展了分布式系統(tǒng)的確定性延遲。
圖 4 同步計(jì)數(shù)器環(huán)路延遲“data lanes ready”信號，直到最慢的線路準(zhǔn)備好
管理 PVT 對確定性的影響
隨著采樣頻率的增加，特別是當(dāng) EV12AQ600 接近6.4GHz 的上限時(shí)，溫度變化引入的時(shí)鐘信號偏差會導(dǎo)致系統(tǒng)偏離確定性操作，這一點(diǎn)需要加以防范。
Teledyne e2v 提出了以下兩種對策：
• 對系統(tǒng)的溫度變化進(jìn)行參數(shù)化描述，以確定其正常工作極限
• 開發(fā)一個動態(tài)的微調(diào)算法以設(shè)置同步脈沖邊緣的位置顯然，后一種方法更復(fù)雜，但可在整個生命周期提供更大的靈活性，也增加了開發(fā)的成本。
圖 5 最具挑戰(zhàn)性的系統(tǒng)環(huán)境可能需要精確的延遲方法
熱特性
這里的目標(biāo)是建議一個安全的中溫工作點(diǎn)，以確保確定性，然后在工作范圍內(nèi)調(diào)整溫度，并監(jiān)控 ADC 的亞穩(wěn)態(tài)區(qū)(MZ)的 SYNC_FLAG。通過生成的 MZ 映射，可以確定特定溫度下，對于最佳工作余量的最佳 SYNC_EDGE值（0：上升沿，1: 下降沿）。將這些信息保存在本地查找表里，系統(tǒng)就能夠調(diào)整合適的 SYNC_EDGE 應(yīng)對溫度的變化。
詳細(xì)的 MZ 映射有助于避免亞穩(wěn)態(tài)。這種方法的一個局限性與老化引入的變化有關(guān)。很難參數(shù)化整個生命周期的性能，也難以得出和時(shí)間相關(guān)的 MZ 映射。在這種情況下，另一種方法可能會有所幫助。
溫控算法
這是一種動態(tài)調(diào)整同步脈沖相位偏移（相對于主時(shí)鐘）的算法，可作為 LD 中的一個額外的時(shí)間延遲模塊來實(shí)現(xiàn) —— 例如Xilinx FPGA 中的ODELAY 模塊。 如前所述，首先建立一個中溫確定性工作點(diǎn)。
然后，使用SYNC_FLAG 流程，在整個相位范圍內(nèi)（0 到 360 度）調(diào)整同步信號相對主時(shí)鐘的相位，并監(jiān)視每片 ADC 的SYNC_FLAG 置位事件。這個過程建立了同步相位余量的范圍。有了這些信息，確定性操作可通過以下方式維持：
●設(shè)置同步脈沖的最大相位余量
●或動態(tài)調(diào)整相位以避免亞穩(wěn)態(tài)
采用任何一種策略都需要仔細(xì)的系統(tǒng)級考慮。在高時(shí)鐘頻率下，相位余量受到很大的限制，如圖5 所示。根據(jù)權(quán)衡和布線的考慮，可能需要引入精細(xì)的同步相位調(diào)整控制，該控制由每片ADC 外部的時(shí)間延遲IC 提供。
表 1 幀長度的選擇決定邏輯資源和數(shù)據(jù)速率
有一個因素決定了整體延遲——數(shù)據(jù)幀長度的選擇。這影響邏輯器件的設(shè)計(jì)。表 1 量化了選擇 1 個、2 個 或3 個字的幀長度的影響。
現(xiàn)代的 FPGA 可以解碼高達(dá) 400-500MHz 的線路數(shù)據(jù)速率。然而，實(shí)際應(yīng)用中還需從經(jīng)濟(jì)的角度考慮。某些應(yīng)用或許只需要較慢的幀速率。這可以用較長的幀實(shí)現(xiàn)（表1）。
但是，這種選擇會影響所需數(shù)字資源的復(fù)雜度，并隱式地增加總的絕對延遲（圖6）。
圖 6 用單位間隔 (UI) 表示的總系統(tǒng)延遲
ESISTREAM與JESD204B/C的簡介
雖然 JESD204B/C 可實(shí)現(xiàn)可重構(gòu)性，但毫無疑問的是，信號處理行業(yè)對其隱含的復(fù)雜性十分警惕。一個供應(yīng)商的技術(shù)文檔寫著“JESD204 生存指南”。這個問題來源于多時(shí)鐘域和復(fù)雜的傳輸層。這兩種方法的高級特性總結(jié)如下（表2）。
ESIstream 消除了 JESD204 傳輸層編碼的復(fù)雜性，除此之外還有一個優(yōu)點(diǎn)，即它是一個簡單的協(xié)議，規(guī)范文檔只有 12 頁。此外，如下的幾個原因使應(yīng)用ESIstream 更加簡單：
• 消除本地多幀時(shí)鐘（LMFC），簡化了幀結(jié)構(gòu)，幫助調(diào)試
• 無需考慮 PCB 上同步信號布線等長，因?yàn)樗诿科D(zhuǎn)換器里在SYNCO 輸出端重新計(jì)時(shí)到主時(shí)鐘
• 消除外部 SYSREF 信號，因此 ESIstream 通常無需額外的硬件來實(shí)現(xiàn)確定性
• 確定性延遲來源于一次訓(xùn)練流程。一旦延遲參數(shù)被確定，對于給定的設(shè)計(jì)，這些參數(shù)是固定的。因此ESIstream 非常容易投入生產(chǎn)。
表 2 JESD204B/C 和 ESIstream 的特點(diǎn)總結(jié)
結(jié)論
管理系統(tǒng)設(shè)計(jì)以確保確定性延遲，這一點(diǎn)在很多高級應(yīng)用中是至關(guān)重要的。絕對延遲很少是關(guān)鍵性能的決定因素，而固定（有限）的延遲才是重中之重。在超高速系統(tǒng)中，實(shí)現(xiàn)這一目標(biāo)的難度越來越大，因?yàn)闀r(shí)間的余量越來越少。幸運(yùn)的是，專業(yè)的元器件供應(yīng)商做了很多努力來解決這些令人頭疼的問題。
以EV12AQ600為例，有如下幾項(xiàng)技術(shù)：
●從架構(gòu)的角度，最簡單的方法是亞穩(wěn)態(tài)標(biāo)志（SYNC_FLAG），它與同步邊沿控制配合，允許調(diào)整同步信號的相位，以避免出現(xiàn)不允許的狀態(tài)。
●這個重新計(jì)時(shí)的同步信號可通過菊花鏈連接到一系列ADC 上，確保整個擴(kuò)展系統(tǒng)的相干采樣相位。
●最后，將主時(shí)鐘和同步延遲計(jì)數(shù)器/發(fā)生器邏輯模塊結(jié)合，提供一個消除 LD 上數(shù)據(jù)線到達(dá)時(shí)間偏差的簡單的方法。
我們認(rèn)為無需許可證的 ESIstream 因其簡化的數(shù)據(jù)鏈路層在復(fù)雜系統(tǒng)中具有明顯的優(yōu)勢。JESD204B/C （sub-classes 1 和 2）也提供了保證確定性的機(jī)制，但據(jù)報(bào)道，使用這種協(xié)議實(shí)現(xiàn)健壯的鏈接操作非常困難。它的許多技術(shù)挑戰(zhàn)來源于傳輸層的復(fù)雜性，而這種復(fù)雜性與它支持的操作的多樣性有關(guān)。
關(guān)于更多的低開銷 ESIstream 的方案，請?jiān)L問在線資源中心 ESIstream.com。無論選擇哪個方案，確定性延遲都是一個可實(shí)現(xiàn)的系統(tǒng)設(shè)計(jì)目標(biāo)。
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