中心議題：
- PCB的布線和布局技巧
- PCB的設計技術
解決方案：
- 高速信號的傳輸線效應抑制方案
- 高速PCB的電磁兼容設計
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高速電路設計是一個非常復雜的設計過程，在進行高速電路設計時有多個因素需要加以考慮，這些因素有時互相對立。如高速器件布局時位置靠近，雖可以減少延時，但可能產生串擾和顯著的熱效應。因此在設計中，需權衡各因素，做出全面的折衷考慮；既滿足設計要求，又降低設計復雜度。本文從PCB的布線、布局及高速PCB的設計三個部分進行分析，介紹高速PCB的可控性與電磁兼容性設計。
第一篇 PCB布線
在PCB設計中，布線是完成產品設計的重要步驟，可以說前面的準備工作都是為它而做的，在整個PCB中，以布線的設計過程限定最高，技巧最細、工作量最大。PCB布線有單面布線、雙面布線及多層布線。布線的方式也有兩種：自動布線及交互式布線，在自動布線之前，可以用交互式預先對要求比較嚴格的線進行布線，輸入端與輸出端的邊線應避免相鄰平行，以免產生反射干擾。必要時應加地線隔離，兩相鄰層的布線要互相垂直，平行容易產生寄生耦合。
自動布線的布通率，依賴于良好的布局，布線規則可以預先設定，包括走線的彎曲次數、導通孔的數目、步進的數目等。一般先進行探索式布經線，快速地把短線連通，然后進行迷宮式布線，先把要布的連線進行全局的布線路徑優化，它可以根據需要斷開已布的線。并試著重新再布線，以改進總體效果。
對目前高密度的PCB設計已感覺到貫通孔不太適應了， 它浪費了許多寶貴的布線通道，為解決這一矛盾，出現了盲孔和埋孔技術，它不僅完成了導通孔的作用，還省出許多布線通道使布線過程完成得更加方便，更加流暢，更為完善，PCB 板的設計過程是一個復雜而又簡單的過程，要想很好地掌握它，還需廣大電子工程設計人員去自已體會，才能得到其中的真諦。
1 電源、地線的處理
既使在整個PCB板中的布線完成得都很好，但由于電源、 地線的考慮不周到而引起的干擾，會使產品的性能下降，有時甚至影響到產品的成功率。所以對電、地線的布線要認真對待，把電、地線所產生的噪音干擾降到最低限度，以保證產品的質量。
對每個從事電子產品設計的工程人員來說都明白地線與電源線之間噪音所產生的原因，現只對降低式抑制噪音作以表述：
（1）眾所周知的是在電源、地線之間加上去耦電容。
（2）盡量加寬電源、地線寬度，最好是地線比電源線寬，它們的關系是：地線＞電源線＞信號線，通常信號線寬為：0.2～0.3mm,最經細寬度可達0.05～0.07mm,電源線為1.2～2.5 mm對數字電路的PCB可用寬的地導線組成一個回路, 即構成一個地網來使用(模擬電路的地不能這樣使用)
（3）用大面積銅層作地線用,在印制板上把沒被用上的地方都與地相連接作為地線用。或是做成多層板，電源，地線各占用一層。
2 數字電路與模擬電路的共地處理
現在有許多PCB不再是單一功能電路（數字或模擬電路），而是由數字電路和模擬電路混合構成的。因此在布線時就需要考慮它們之間互相干擾問題，特別是地線上的噪音干擾。
數字電路的頻率高，模擬電路的敏感度強，對信號線來說，高頻的信號線盡可能遠離敏感的模擬電路器件，對地線來說，整人PCB對外界只有一個結點，所以必須在PCB內部進行處理數、模共地的問題，而在板內部數字地和模擬地實際上是分開的它們之間互不相連，只是在PCB與外界連接的接口處（如插頭等）。數字地與模擬地有一點短接，請注意，只有一個連接點。也有在PCB上不共地的，這由系統設計來決定。
3 信號線在在電（地）層的布線處理
信號線布在電（地）層上在多層印制板布線時，由于在信號線層沒有布完的線剩下已經不多，再多加層數就會造成浪費也會給生產增加一定的工作量，成本也相應增加了，為解決這個矛盾，可以考慮在電（地）層上進行布線。首先應考慮用電源層，其次才是地層。因為最好是保留地層的完整性。
4 大面積導體中連接腿的處理
在大面積的接地（電）中，常用元器件的腿與其連接，對連接腿的處理需要進行綜合的考慮，就電氣性能而言，元件腿的焊盤與銅面滿接為好，但對元件的焊接裝配就存在一些不良隱患如：①焊接需要大功率加熱器。②容易造成虛焊點。所以兼顧電氣性能與工藝需要，做成十字花焊盤，稱之為熱隔離（heat shield）俗稱熱焊盤（Thermal），這樣，可使在焊接時因截面過分散熱而產生虛焊點的可能性大大減少。多層板的接電（地）層腿的處理相同。
5 布線中網絡系統的作用
在許多CAD系統中，布線是依據網絡系統決定的。網格過密，通路雖然有所增加，但步進太小，圖場的數據量過大，這必然對設備的存貯空間有更高的要求，同時也對象計算機類電子產品的運算速度有極大的影響。而有些通路是無效的，如被元件腿的焊盤占用的或被安裝孔、定們孔所占用的等。網格過疏，通路太少對布通率的影響極大。所以要有一個疏密合理的網格系統來支持布線的進行。
標準元器件兩腿之間的距離為0.1英寸(2.54mm),所以網格系統的基礎一般就定為0.1英寸(2.54 mm)或小于0.1英寸的整倍數，如：0.05英寸、0.025英寸、0.02英寸等。
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6 設計規則檢查（DRC）
布線設計完成后，需認真檢查布線設計是否符合設計者所制定的規則，同時也需確認所制定的規則是否符合印制板生產工藝的需求，一般檢查有如下幾個方面：
（1）線與線，線與元件焊盤，線與貫通孔，元件焊盤與貫通孔，貫通孔與貫通孔之間的距離是否合理，是否滿足生產要求。
（2）電源線和地線的寬度是否合適，電源與地線之間是否緊耦合（低的波阻抗）？在PCB中是否還有能讓地線加寬的地方。
（3）對于關鍵的信號線是否采取了最佳措施，如長度最短，加保護線，輸入線及輸出線被明顯地分開。
（4）模擬電路和數字電路部分，是否有各自獨立的地線。
（5）后加在PCB中的圖形（如圖標、注標）是否會造成信號短路。
（6）對一些不理想的線形進行修改。
（7）在PCB上是否加有工藝線？阻焊是否符合生產工藝的要求，阻焊尺寸是否合適，字符標志是否壓在器件焊盤上，以免影響電裝質量。
（8）多層板中的電源地層的外框邊緣是否縮小，如電源地層的銅箔露出板外容易造成短路。
第二篇 PCB布局
在設計中，布局是一個重要的環節。布局結果的好壞將直接影響布線的效果，因此可以這樣認為，合理的布局是PCB設計成功的第一步。
布局的方式分兩種，一種是交互式布局，另一種是自動布局，一般是在自動布局的基礎上用交互式布局進行調整，在布局時還可根據走線的情況對門電路進行再分配，將兩個門電路進行交換，使其成為便于布線的最佳布局。在布局完成后，還可對設計文件及有關信息進行返回標注于原理圖，使得PCB板中的有關信息與原理圖相一致，以便在今后的建檔、更改設計能同步起來, 同時對模擬的有關信息進行更新，使得能對電路的電氣性能及功能進行板級驗證。
1 考慮整體美觀
一個產品的成功與否，一是要注重內在質量，二是兼顧整體的美觀，兩者都較完美才能認為該產品是成功的。在一個PCB板上，元件的布局要求要均衡，疏密有序，不能頭重腳輕或一頭沉。
2 布局的檢查
印制板尺寸是否與加工圖紙尺寸相符？能否符合PCB制造工藝要求？有無定位標記？
元件在二維、三維空間上有無沖突？
元件布局是否疏密有序，排列整齊？是否全部布完？
需經常更換的元件能否方便的更換？插件板插入設備是否方便？
熱敏元件與發熱元件之間是否有適當的距離？
調整可調元件是否方便？
在需要散熱的地方，裝了散熱器沒有？空氣流是否通暢？
信號流程是否順暢且互連最短？
插頭、插座等與機械設計是否矛盾？
線路的干擾問題是否有所考慮？
第三篇 高速PCB設計
（一）、電子系統設計所面臨的挑戰
隨著系統設計復雜性和集成度的大規模提高，電子系統設計師們正在從事100MHZ以上的電路設計，總線的工作頻率也已經達到或者超過50MHZ，有的甚至超過100MHZ。目前約50% 的設計的時鐘頻率超過50MHz，將近20% 的設計主頻超過120MHz。
當系統工作在50MHz時，將產生傳輸線效應和信號的完整性問題；而當系統時鐘達到120MHz時，除非使用高速電路設計知識，否則基于傳統方法設計的PCB將無法工作。因此，高速電路設計技術已經成為電子系統設計師必須采取的設計手段。只有通過使用高速電路設計師的設計技術，才能實現設計過程的可控性。
（二）、什么是高速電路
通常認為如果數字邏輯電路的頻率達到或者超過45MHZ~50MHZ，而且工作在這個頻率之上的電路已經占到了整個電子系統一定的份量（比如說１／３），就稱為高速電路。
實際上，信號邊沿的諧波頻率比信號本身的頻率高，是信號快速變化的上升沿與下降沿（或稱信號的跳變）引發了信號傳輸的非預期結果。因此，通常約定如果線傳播延時大于1/2數字信號驅動端的上升時間，則認為此類信號是高速信號并產生傳輸線效應。
信號的傳遞發生在信號狀態改變的瞬間，如上升或下降時間。信號從驅動端到接收端經過一段固定的時間，如果傳輸時間小于1/2的上升或下降時間，那么來自接收端的反射信號將在信號改變狀態之前到達驅動端。反之，反射信號將在信號改變狀態之后到達驅動端。如果反射信號很強，疊加的波形就有可能會改變邏輯狀態。
（三）、高速信號的確定
上面我們定義了傳輸線效應發生的前提條件，但是如何得知線延時是否大于1/2驅動端的信號上升時間？一般地，信號上升時間的典型值可通過器件手冊給出，而信號的傳播時間在PCB設計中由實際布線長度決定。下圖為信號上升時間和允許的布線長度(延時)的對應關系。
PCB 板上每單位英寸的延時為 0.167ns.。但是，如果過孔多，器件管腳多，網線上設置的約束多，延時將增大。通常高速邏輯器件的信號上升時間大約為0.2ns。如果板上有GaAs芯片，則最大布線長度為7.62mm。
設Tr 為信號上升時間， Tpd 為信號線傳播延時。如果Tr≥4Tpd，信號落在安全區域。如果2Tpd≥Tr≥4Tpd，信號落在不確定區域。如果Tr≤2Tpd，信號落在問題區域。對于落在不確定區域及問題區域的信號，應該使用高速布線方法。
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（四）、什么是傳輸線
PCB板上的走線可等效為下圖所示的串聯和并聯的電容、電阻和電感結構。串聯電阻的典型值0.25-0.55 ohms/foot，因為絕緣層的緣故，并聯電阻阻值通常很高。將寄生電阻、電容和電感加到實際的PCB連線中之后，連線上的最終阻抗稱為特征阻抗Zo。線徑越寬，距電源/地越近，或隔離層的介電常數越高，特征阻抗就越小。如果傳輸線和接收端的阻抗不匹配，那么輸出的電流信號和信號最終的穩定狀態將不同，這就引起信號在接收端產生反射，這個反射信號將傳回信號發射端并再次反射回來。隨著能量的減弱反射信號的幅度將減小，直到信號的電壓和電流達到穩定。這種效應被稱為振蕩，信號的振蕩在信號的上升沿和下降沿經常可以看到。
（五）、傳輸線效應
基于上述定義的傳輸線模型，歸納起來，傳輸線會對整個電路設計帶來以下效應。
5.1 反射信號
如果一根走線沒有被正確終結(終端匹配)，那么來自于驅動端的信號脈沖在接收端被反射，從而引發不預期效應，使信號輪廓失真。當失真變形非常顯著時可導致多種錯誤，引起設計失敗。同時，失真變形的信號對噪聲的敏感性增加了，也會引起設計失敗。如果上述情況沒有被足夠考慮，EMI將顯著增加，這就不單單影響自身設計結果，還會造成整個系統的失敗。反射信號產生的主要原因：過長的走線；未被匹配終結的傳輸線，過量電容或電感以及阻抗失配。
5.2 延時和時序錯誤
信號延時和時序錯誤表現為：信號在邏輯電平的高與低門限之間變化時保持一段時間信號不跳變。過多的信號延時可能導致時序錯誤和器件功能的混亂。通常在有多個接收端時會出現問題。電路設計師必須確定最壞情況下的時間延時以確保設計的正確性。信號延時產生的原因：驅動過載，走線過長。
5.3 多次跨越邏輯電平門限錯誤
信號在跳變的過程中可能多次跨越邏輯電平門限從而導致這一類型的錯誤。多次跨越邏輯電平門限錯誤是信號振蕩的一種特殊的形式，即信號的振蕩發生在邏輯電平門限附近，多次跨越邏輯電平門限會導致邏輯功能紊亂。反射信號產生的原因：過長的走線，未被終結的傳輸線，過量電容或電感以及阻抗失配。
5.4 過沖與下沖
過沖與下沖來源于走線過長或者信號變化太快兩方面的原因。雖然大多數元件接收端有輸入保護二極管保護，但有時這些過沖電平會遠遠超過元件電源電壓范圍，損壞元器件。
5.5 串擾
串擾表現為在一根信號線上有信號通過時，在PCB板上與之相鄰的信號線上就會感應出相關的信號，我們稱之為串擾。信號線距離地線越近，線間距越大，產生的串擾信號越小。異步信號和時鐘信號更容易產生串擾。因此解串擾的方法是移開發生串擾的信號或屏蔽被嚴重干擾的信號。
5.6 電磁輻射
EMI(Electro-Magnetic Interference)即電磁干擾，產生的問題包含過量的電磁輻射及對電磁輻射的敏感性兩方面。EMI表現為當數字系統加電運行時，會對周圍環境輻射電磁波，從而干擾周圍環境中電子設備的正常工作。它產生的主要原因是電路工作頻率太高以及布局布線不合理。目前已有進行 EMI仿真的軟件工具，但EMI仿真器都很昂貴，仿真參數和邊界條件設置又很困難，這將直接影響仿真結果的準確性和實用性。最通常的做法是將控制EMI的各項設計規則應用在設計的每一環節，實現在設計各環節上的規則驅動和控制。
（六）、避免傳輸線效應的方法
針對上述傳輸線問題所引入的影響，我們從以下幾方面談談控制這些影響的方法。
6.1 嚴格控制關鍵網線的走線長度
如果設計中有高速跳變的邊沿，就必須考慮到在PCB板上存在傳輸線效應的問題。現在普遍使用的很高時鐘頻率的快速集成電路芯片更是存在這樣的問題。解決這個問題有一些基本原則：如果采用CMOS或TTL電路進行設計，工作頻率小于10MHz，布線長度應不大于7英寸。工作頻率在50MHz布線長度應不大于1.5英寸。如果工作頻率達到或超過75MHz布線長度應在1英寸。對于GaAs芯片最大的布線長度應為0.3英寸。如果超過這個標準，就存在傳輸線的問題。
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6.2 合理規劃走線的拓撲結構
解決傳輸線效應的另一個方法是選擇正確的布線路徑和終端拓撲結構。走線的拓撲結構是指一根網線的布線順序及布線結構。當使用高速邏輯器件時，除非走線分支長度保持很短，否則邊沿快速變化的信號將被信號主干走線上的分支走線所扭曲。通常情形下，PCB走線采用兩種基本拓撲結構，即菊花鏈(Daisy Chain)布線和星形(Star)分布。
對于菊花鏈布線，布線從驅動端開始，依次到達各接收端。如果使用串聯電阻來改變信號特性，串聯電阻的位置應該緊靠驅動端。在控制走線的高次諧波干擾方面，菊花鏈走線效果最好。但這種走線方式布通率最低，不容易100%布通。實際設計中，我們是使菊花鏈布線中分支長度盡可能短，安全的長度值應該是：Stub Delay <= Trt *0.1.
例如，高速TTL電路中的分支端長度應小于1.5英寸。這種拓撲結構占用的布線空間較小并可用單一電阻匹配終結。但是這種走線結構使得在不同的信號接收端信號的接收是不同步的。
星形拓撲結構可以有效的避免時鐘信號的不同步問題，但在密度很高的PCB板上手工完成布線十分困難。采用自動布線器是完成星型布線的最好的方法。每條分支上都需要終端電阻。終端電阻的阻值應和連線的特征阻抗相匹配。這可通過手工計算，也可通過CAD工具計算出特征阻抗值和終端匹配電阻值。
在上面的兩個例子中使用了簡單的終端電阻，實際中可選擇使用更復雜的匹配終端。第一種選擇是RC匹配終端。RC匹配終端可以減少功率消耗，但只能使用于信號工作比較穩定的情況。這種方式最適合于對時鐘線信號進行匹配處理。其缺點是RC匹配終端中的電容可能影響信號的形狀和傳播速度。
串聯電阻匹配終端不會產生額外的功率消耗，但會減慢信號的傳輸。這種方式用于時間延遲影響不大的總線驅動電路。串聯電阻匹配終端的優勢還在于可以減少板上器件的使用數量和連線密度。
最后一種方式為分離匹配終端，這種方式匹配元件需要放置在接收端附近。其優點是不會拉低信號，并且可以很好的避免噪聲。典型的用于TTL輸入信號(ACT, HCT, FAST)。
此外，對于終端匹配電阻的封裝型式和安裝型式也必須考慮。通常SMD表面貼裝電阻比通孔元件具有較低的電感，所以SMD封裝元件成為首選。如果選擇普通直插電阻也有兩種安裝方式可選：垂直方式和水平方式。
垂直安裝方式中電阻的一條安裝管腳很短，可以減少電阻和電路板間的熱阻，使電阻的熱量更加容易散發到空氣中。但較長的垂直安裝會增加電阻的電感。水平安裝方式因安裝較低有更低的電感。但過熱的電阻會出現漂移，在最壞的情況下電阻成為開路，造成PCB走線終結匹配失效，成為潛在的失敗因素。
6.3 抑止電磁干擾的方法
很好地解決信號完整性問題將改善PCB板的電磁兼容性(EMC)。其中非常重要的是保證PCB板有很好的接地。對復雜的設計采用一個信號層配一個地線層是十分有效的方法。此外，使電路板的最外層信號的密度最小也是減少電磁輻射的好方法，這種方法可采用"表面積層"技術"Build-up"設計制做PCB來實現。表面積層通過在普通工藝 PCB 上增加薄絕緣層和用于貫穿這些層的微孔的組合來實現 ，電阻和電容可埋在表層下，單位面積上的走線密度會增加近一倍，因而可降低 PCB的體積。PCB 面積的縮小對走線的拓撲結構有巨大的影響，這意味著縮小的電流回路，縮小的分支走線長度，而電磁輻射近似正比于電流回路的面積；同時小體積特征意味著高密度引腳封裝器件可以被使用，這又使得連線長度下降，從而電流回路減小，提高電磁兼容特性。
6.4 其它可采用技術
為減小集成電路芯片電源上的電壓瞬時過沖，應該為集成電路芯片添加去耦電容。這可以有效去除電源上的毛刺的影響并減少在印制板上的電源環路的輻射。
當去耦電容直接連接在集成電路的電源管腿上而不是連接在電源層上時，其平滑毛刺的效果最好。這就是為什么有一些器件插座上帶有去耦電容，而有的器件要求去耦電容距器件的距離要足夠的小。
任何高速和高功耗的器件應盡量放置在一起以減少電源電壓瞬時過沖。
如果沒有電源層，那么長的電源連線會在信號和回路間形成環路，成為輻射源和易感應電路。
走線構成一個不穿過同一網線或其它走線的環路的情況稱為開環。如果環路穿過同一網線其它走線則構成閉環。兩種情況都會形成天線效應(線天線和環形天線)。天線對外產生EMI輻射，同時自身也是敏感電路。閉環是一個必須考慮的問題，因為它產生的輻射與閉環面積近似成正比。
結束語
高速電路設計是一個非常復雜的設計過程，可以采用ZUKEN公司的高速電路布線算法(Route Editor)和EMC/EMI分析軟件(INCASES,Hot-Stage)來應用于分析和發現問題。本文所闡述的方法就是專門針對解決這些高速電路設計問題的。此外，在進行高速電路設計時有多個因素需要加以考慮，這些因素有時互相對立。如高速器件布局時位置靠近，雖可以減少延時，但可能產生串擾和顯著的熱效應。因此在設計中，需權衡各因素，做出全面的折衷考慮；既滿足設計要求，又降低設計復雜度。高速PCB設計手段的采用構成了設計過程的可控性，只有可控的，才是可靠的，也才能是成功的！
