【導讀】前兩天參加了電子元件技術網舉辦的“EMC設計工作坊”活動，其中EMC專家馬永健老師的發言給我留下了深刻的印象。EMC設計說容易也容易，說難也挺難，就如馬老師所說，EMC設計抓住兩點，元器件選對了和PCB設計好了，EMC就基本沒什么大問題了。但是選對元器件，設計好PCB卻也不是容易的事。今天就為大家分享EMC元器件選型及PCB的EMC設計中的一些心得和經驗。
在此次“EMC設計工作坊”中，馬老師再次強調了在設計階段解決電磁兼容問題是十分重要的，從圖1可見，在設計階段解決EMC問題，不僅可以降低成本，和降低解決EMC問題的難度，也大大縮短了時間。
如何做好PCB的EMC設計
設備和系統向外部環境發射的騷擾電平是通過傳導和輻射發射的途徑形成的。如果設備作為一個黑盒子，那么，內部騷擾源可通過電源電纜和信號電纜對外形成傳導發射，同時通過殼體向外輻射發射；反之，外部環境電磁場感應在電纜上的電壓形成電流，對設備敏感電路形成騷擾，或輻射場通過殼體直接進入敏感電路產生騷擾，圖2所示是系統的騷擾電平：
由圖2不難看出，從騷擾源到受害設備離不開傳播途徑，對輻射的傳播路徑是空間，而對傳導的傳播路徑是導體（電纜）。
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傳統的設計方法是用屏蔽、濾波和接地解決電纜口和殼體帶來的EMC問題。但是大多數騷擾是在印制板電路上產生的，因此，在印制板電路設計的階段，考慮EMC設計是非常重要的，布線設計應盡量減少公共地阻抗耦合。由于線間電容和電感所形成串擾以及載流導線所形成射頻輻射耦合等，其中輻射發射是最難解決的。
1. 共模發射和差模發射
分析共模發射和差模發射對抑制騷擾電平是重要的，通常把線地的發射定義為共模發射，如圖3所示。而把線與線的發射定義為差模發射，如圖4所示。
式中：A－環面積。其它各符號與圖3相同。
由圖4不難看出，場強與回路面積成正比。為減少差模發射電平，除減少源電流外，應該減小環電路的面積。由圖3可知，若減小共模發射，應減小線的長度。
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2. 脈沖信號的頻譜
數字信號的特點是方波信號，方波信號是基波和大量諧波正弦（或余弦）信號構成的，這可由傅立葉變換得到其頻域波形，因此，脈沖重復周期越短，其重復頻率越高，諧波頻率也越高。例如，時鐘觸發頻率為30MHz時，其諧波頻率可達1GHz。理論上方波的上升時間為零，則諧波含量是無窮的。但實際上是梯形波形，有一定的上升沿和下降沿。其方波的帶寬為
，例如，上升沿τr為5ns的方波，其帶寬將達60MHz。2.1 脈沖的時域/頻域變換（傅立葉變換）
通過傅立葉變換，矩形脈沖可分解為各次余弦（或正弦）波，其表達式為：
由圖5和圖6分析可知理想的方波，其頻譜是無限寬的。實際上，脈沖均有上升時間和下降時間，頻譜越寬，脈沖的上升和下降沿則越短。
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3. 印制電路板的分布參數
對高速印制板（PCB）的物理特性可以用傳輸線理論加以分析，如圖7所示：
對于無損耗傳輸線，即△R和△G均為零時，則特征阻抗
，此時延遲時間
。對于高頻和窄導線傳輸線，由于分布電感和分部電容是可變的，所以特征阻抗不是恒定的，我們可以通過調整導線的寬度和信號線及其回線（零電位）的距離，設計成合適的特征阻抗，使源阻抗和負載阻抗達到匹配，從而減小失配，盡可能減小能量的反射，減小駐波的幅度，減小輻射的能量。
導線所形成的電感，是形成磁場的元件，如果減小導體的長度，就會減小電感，那么磁輻射就會減小。
信號導線與零電位地回線之間所形成的電容是將高頻能量旁路到地的電容。因此，為了減小電場輻射，除減小環路面積外（見圖4），應盡可能減小信號線與零回線的間距，以增加信號導體與回線（零電位層）的電容值，這對抑制電場輻射十分有利的。
從以上分析說明，通過調整回路的阻抗，希望回路的阻抗較低，一般是幾十歐姆量級，當回路的電感較大而電容較小時，相當于特性阻抗增大，回路的輻射增大。當電感較小而電容較大時，回路特性阻抗降低，回路的輻射也隨之降低。這種抑制回路電磁輻射的方法稱為“自屏蔽”。
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4. 共模輻射和差模輻射
4.1 共模干擾抑制
如圖3所示，線對地所形成的高頻電壓所產生的輻射，稱為共模輻射。共模輻射是電流經印制板的多個導電層產生的，即電流流經高阻抗路徑產生的電磁場所形成的。該磁場以共模電流的形式耦合到信號線、電源線和其它導線中，共模電流的特點是這些導體中電流方向均相同，這是因為這些導體中沒有形成閉合回路，所以不會產生反方向電流，是以棒天線向空間輻射電磁場的（見圖3）。值得注意的是不僅在印制電路板電路中，而且在電源饋線、及其它電纜中，甚至在屏蔽層中也能產生共模電流。共模輻射是印制電路設計最值得注意的問題，通常產生共模輻射的原因是差模電流回路被切斷，印制布線被不同層面隔開,使回路繞過這些隔斷層，導致印制回路的電感增大，電容減小，使阻抗大大增加，增大電磁輻射；直流電源線的不合理布局，使器件電源引腳線加長，增大了引線阻抗；電源層相對接地層位置不當（如，過遠），引起高阻抗，不恰當的電源布局，會導致嚴重的共模干擾。
抑制共模干擾是減小回路阻抗，正確處理電源回路的旁路和去耦。通過控制電源走線衰減共模干擾。
4．2 差模干擾抑制
通常稱線對線的干擾為差模干擾，當信號從源流向負載時（見圖4）就會產生差模干擾。流經負載的電流會在線上產生等值方向相反的電流。差模電流的抑制主要是減小回路的面積，要求信號線與地回線靠近走線。
4．3 印制電路中的共阻抗耦合
當模擬電路和數字電路在同一線路板混和布線時，模擬電路地回線、數字電路地回線以及電源電路回線為同一條回線時，將產生嚴重的共阻抗耦合，因為這些信號電流流經公共地阻抗將產生一壓降，它可能高于模擬或數字電路的靈敏度，對模擬電路將降低輸出信噪比，而對數字電路將降低輸入靈敏度。
為抑制公共阻抗的影響，應將模擬和數字電源回線（零基準）分開布線：
由圖9可見數字地和模擬地必須分開，以降低公共阻抗引起的干擾。
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為減小回路的阻抗，對單面板應加寬地線的寬度；對低頻數字電路在信號輸出端串一小電阻以平滑脈沖上升和下降沿，對降低諧波干擾則十分有利。
在電源布線時，保證低阻抗尤為重要，應在電源輸入的連接器內將各類電壓的電源線和地線分組，即先電源線、零基準線，再電源線、零基準線。絕不可以一端是電源線而另一端接地線，這會使高頻開路，增大輻射回路的面積。
4．4 電路的去耦設計
電感和電容組成的低通濾波器，可濾掉高頻段干擾信號。由于導線寄生電感的影響，會使供電的速度變慢，使驅動器件輸出電流下降，合理放置去耦電容的位置，在通斷電瞬間，利用電感和電容的儲能作用，給器件提供電流，通常電容應選值為4.7μF~30μF。選位在電源線進入印制板處為佳。對集成電路耗電較大的器件，也應在電源進腳處安裝合適電解電容。小電容能為集成電路塊提供高速電流，在器件輸出端電壓跳變時，其能高速充電，為器件提供充電電流。
通常是在每組電源和地引腳上都安裝一個合適容量的電容，以獲得最佳的干擾抑制作用。旁路電容的容量因其尺寸影響濾波頻率。選擇時應加以注意。例如，頻率越高，選擇的電容就越小。
5 電路布局、元器件安裝位置和合理布線
電路布局直接影響電磁干擾和抗擾度特性。從頻率而言是先高頻電路，再中頻電路，最后是低頻電路。而從邏輯速度而言，是先高速電路，再中速電路，而后是低速電路。如圖10所示：
除按工作頻率（或速度）進行分組外，也可按器件的功能和類型進行分組，例如，既存在數字電路，又存在模擬電路的印制板，可按工作電壓和頻率分組布局，在給定電路系列或電源電壓時，可按功能對器件分組。
在器件布局完成后，須根據元器件組提供電壓的差別，將電源層布置在各組元器件的下面。如果有多層地，數字地層應緊貼靠數字電源層。模擬地層緊貼模擬電源層，而數字地和模擬地應有一個共地點，該共地點是在D/A或A/D變換器處，這些變換器同時由模擬和數字電源供電，因此，應將變換器置于模擬電路和數字電路之間，分別有各自的地回路，以防產生共阻抗干擾。
如模擬電路地和數字電路地是分開的，二者的地也將在變換器處匯交。一組內的信號線不能跨越其外一組元件，如果跨越，信號就不能與其回路形成緊密耦合，導致較大的回路面積，使回路電感增大，電容減小，從而導致共模和差模發射干擾增大。
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6 多層印制電路板的設計
從單層到多層印制板的發展，不僅解決了元器件的布線擁擠問題，也給電磁發射的降低帶來了很大的益處。
6．1 雙層板
對于數字電路，雙層板很難解決電源線地層阻抗小的問題，雙層板一般的布局一層電源元器件走線層，一層是回流地層。當元器件較密集時很難實現，雙面均有地線，電源線，互連線，元器件。線地間距變大，故線路阻抗也較高，對控制阻抗不利。
6．2 四層電路板
6．2．1 印制板的外層均是地回流層，而中間為信號連線和電源層，其優點是層間電容大，并起到一定的屏蔽作用。
6．2．2 印制板的外層是元器件、互連線層而內層是電源線層和地回路層，該方案微帶阻抗、電源路徑阻抗較高。因此，理論上電磁發射也較大。但實際用的較多。
雙層板和四層板，只適用于低中密度元器件的布局，如果元器件密度高，走線十分密集，應選擇六層以上的多層板。
6．3 六層電路板
外層均是信號互連線和元件層，靠近信號線和元器件層的內兩層是電線層，中間兩層是電源層和信號層。
當然還有其它布線方式，這里只介紹幾種較好的方式。
關于EMC元器件選型技巧電子元件技術網之前已經有過介紹，這里就不贅述了，感興趣的朋友可以點擊EMC元器件的選擇和應用技巧進行閱讀。
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