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人們在研發新產品時，往往急于實現產品的功能，于是沿用低頻、低速時的經驗，滿足于利用軟件將單片機、芯片和元器件連接起來，就希望實現產品功能、效能和性能，結果事與愿違，不僅只是在低水平徘徊，而且延誤了寶貴的時間。

 

其實，隨著集成電路時鐘速率的提高,上升、下降沿速率加快，電源電壓降低以及產品復雜性和密集度的提高、設計周期的不斷縮短，沿用低頻、低速時的經驗已完全不能實現產品的功能、效能和性能。如果在產品設計的后期重新設計，則成本很高。如果延誤日期,損失就更大。

 

因此，“第一時間推出產品”的設計目標，是生死攸關的競爭需要。要在第一時間實現產品規定功能、使產品效能得以充分發揮，并達到最高性能,就必須做好EMC設計。為了以最低的成本解決EMC問題,就必須在功能設計的同時，進行EMC設計，并選用正確的方法。

 

現在，產品設計的重點已從功能設計和邏輯設計，轉移到EMC設計上來了。

 

進行電磁兼容設計的正確方法，應做到：標本兼治,重在治本。 就是從治理電磁兼容問題的源頭出發，按重要性為先后，分為若干層次進行設計，并加以綜合分析，進行適當調整，直到完善：

 

 

并且在每一層進行接地、屏蔽和濾波的綜合設計和軟件抗騷擾設計。這就稱為“電磁兼容分層與綜合設計法”。可以做到電磁兼容試驗一次成功。

 

“電磁兼容分層與綜合設計法” 是本文作者在2000年5月“全國電磁兼容標準與質量認證研討會”上，首次提出，至今已十余年。在全國推廣十余年以來， 一批企業先后走出”測試修改法”導致電磁兼容試驗失敗的“怪圈”，做到在產品設計之初，就主動進行電磁兼容設計。而且，電磁兼容設計的投入僅需1％ (國內一般為5%至10%)。既降低了成本，又縮短了研發時間。同時，也使“電磁兼容分層與綜合設計法”更加充實與完善，得到了全國許多企業和單位的認可。

 

第一層 有源器件的選型和印刷電路板設計

 

在電磁兼容問題的源頭，根本上解決EMC問題，必須首先做好芯片的選型和印刷電路板設計。

 

一．有源器件的敏感度特性與發射特性

 

1. 電磁敏感度特性

 

模擬器件帶內敏感度特性取決于靈敏度和帶寬；帶外敏感度特性用帶外抑制特性表示。

 

邏輯器件帶內敏感度特性取決于噪聲容限或噪聲抗擾度，帶外敏感度特性也是用帶外抑制特性表示。

 

2.電磁發射特性

 

邏輯器件是一種騷擾發射較強的最常見的寬帶騷擾源。時鐘波形的上升時間tr 越短，對應邏輯脈沖所占帶寬越寬

BW=1/ptr 

 

此帶寬也是最高頻率分量。實際輻射頻率范圍可能達到BW的十倍以上。通過器件手冊可以查出tr的典型值。

 

人們普遍認為：在PCB設計中,需要考慮的關鍵問題是時鐘頻率，其實,時鐘波形的上升時間tr才是最關鍵的因素。上升時間tr定義為從波形的10%處上升到90%處所需要的時間。如果在互連線的一端輸入方波，要求在另一端也得到方波，則該互連線不僅必須能傳輸方波的基波，還必須能傳輸全部高次諧波，至少為15次諧波。這就是說，PCB的時鐘頻率并不重要，上升時間tr和需要重新產生的諧波才是最重要的。描述這個要求的詞語就是帶寬BW，也即最高頻率分量。

 

3. △I 噪聲電流、瞬態負載電流IL的產生和危害

 

當數字集成電路在加電工作時，它內部的門電路將會發生 “0”和“1”的變換，即開關狀態。在變換的過程中，該門電路中的晶體管將發生導通和截止狀態的轉換，會有瞬間變化電流-浪涌電流di/dt從所接電源流入門電路，或從門電路流入地線，這個變化電流就是△I噪聲的初始源，稱△I噪聲電流。如圖1所示。

 

圖1 △I噪聲電流

 

設驅動線對地電容與驅動門輸入電容之和為負載電容 Cs，平時被充電，其值為電源電壓。驅動門由高電位翻轉為低電位時Cs放電，放電電流稱為瞬態負載電流：

 

IL = Cs×dv/dt

 

瞬態負載電流IL與△I噪聲電流復合后，會產生更強的電磁騷擾發射。是阻礙實現產品規定功能、使產品效能得不到充分發揮的主要原因.由于PCB上，信號線、電源線和地線等都存在一定的引線電感L，瞬態負載電流IL與△I噪聲電流復合后產生的瞬間變化電流di/dt，將通過引線電感L的感抗引起尖峰電壓

 

V= - Ldi/dt

 

即△I噪聲電壓，稱為同步開關噪聲(Simultaneous Switch Noise SSN)，如圖2所示，會引發地電位和電源電壓的波動(Ground/Power Bounce)，產生電磁騷擾發射。所以，引線電感L是產生傳導騷擾和輻射騷擾的根源之一。

 

圖2 尖峰電壓

 

電磁騷擾發射的另一根源為等效電壓源的源阻抗，也即電源分配系統輸入阻抗Z，系統要求尖峰電壓應在正常電源電壓的±2.5%至±5%以內。等效于源阻抗Z要足夠低

 

V= Z×ΔI 

 

不論ΔI如何變化，都可保持V變化很小。這可通過安裝去耦電容達到。 

 

理想電源的源阻抗Z為零，電源平面上任何一點電位保持恒定。 

 

4.掌握IC設計和封裝特性抑制EMI

 

IC封裝也是產生電磁騷擾的原因之一。 IC封裝包括芯片，內部PCB以及焊盤。直接影響IC封裝的電容和電感。

 

芯片是作為系統的一部分而存在的，硅芯片必須采用某種封裝，然后焊接到PCB板上。 這一互連鏈，即芯片通過封裝連接到PCB板上，本身就是一個復雜系統。

 

應將芯片設計、封裝和印刷電路板作為一個系統來考慮。以保證最后組裝和加電后能得到所期望的結果。最好的方法是，對所有這些進行并行設計、分析和驗證。 

 

封裝是指安裝半導體集成電路芯片用的外殼,它不僅起著安放，固定，密封，保護芯片和增強電熱性能的作用，而且還是溝通芯片內部世界與外部電路的橋梁--芯片上的接點用導線連接到封裝外殼的引腳上，這些引腳又通過印制板上的導線與其它器件建立連接。衡量一個芯片封裝技術先進與否的重要指標是芯片面積與封裝面積之比，這個比值越接近1越好，引線電感越小。封裝技術已經歷了好幾代的變遷：

 

1）通孔插入式封裝(Through-hole Package)

 

DIP(Dual In-line Package) 雙列直插式封裝：上世紀 70年代的封裝，最大引腳數64條。其芯片面積/封裝面積為1:8.6，離1相差很遠，說明封裝效率很低，引線很長，引線電感很大； 

 

PGA(Pin Grid Array)針柵陣列式封裝，引腳中心距為2.54mm，引腳數為64-447。表面安裝式PGA引腳中心距為1.27mm，引腳數為250-528，引線電感很大；

 

2）表面安裝式封裝（Surface Mounted Package ）

 

上世紀80年代出現了芯片載體封裝,有陶瓷無引線芯片載體封裝LCCC,塑料有引線芯片載體封裝PLCC，小尺寸封裝SOP(Small Outline Package)，塑料四邊引出扁平封裝PQFP。芯片面積/封裝面積為1:7.8，引線電感仍很大；

 

3）BGA封裝與CSP封裝

 

上世紀90年代隨著集成技術的進步和深亞微米技術的使用，LSI，VLSI，ULSI相繼出現，芯片集成度不斷提高，對封裝要求更加嚴格，I/O引腳數急劇增加，功耗也隨之增大。為滿足發展的需要，在原有封裝品種基礎上，又增添了新的品種--球柵陣列封裝簡稱BGA(Ball Grid Array Package)。成為CPU南北橋等VLSI芯片的高密度，高性能，多功能及高I/O引腳封裝的最佳選擇。芯片面積/封裝面積為1:4，引線電感有所減小；1994年9月誕生了一種新的封裝形式命名為芯片尺封裝，CSP(Chip Size Package或ChipScale Package)，芯片面積/封裝面積為1:1.1。也就是說，單個芯片有多大，封裝尺寸就有多大，引線電感大大減??；

 

４）裸芯片組裝 

 

隨著組裝密度和IC的集成度的不斷提高，為適應這種趨勢，IC的裸芯片組裝形式應運而生，并得到廣泛應用。它是從已完工的晶圓(Water)上切下的芯片，不按傳統之 IC 先行封裝成體，而將芯片直接組裝在電路板上，謂之 Bare Chip Assembly。早期的 COB (Chip on Board)做法就是裸芯片的具體使用，不過 COB 是將芯片的背面黏貼在板子上，再行引線及膠封。而新一代的 Bare Chip 卻連引線也省掉，是以芯片正面的各電極點，直接反扣熔焊在板面各配合點上( Flip Chip)。或以芯片的凸塊扣接在載帶自動鍵合(TAB)的內腳上，再以其外腳連接在 PCB 上。此二種新式組裝法皆稱為 裸芯片組裝，寄生 C,L小.并且可節省整體成本約 30% 左右；

 

5）載帶自動鍵合(TAB):多接腳大型芯片組裝:裸芯片貼裝技術之一 

 

載帶基材為聚酰亞胺薄膜，表面覆蓋上銅箔后，用化學法腐蝕出精細的引線圖形。芯片在引出點上鍍Au、Cu或Sn/Pn合金，形成高度為20-30mm的凸點電極。組裝方法是將芯片粘貼在載帶上，將凸點電極與載帶的引線連接，然后用樹脂封裝。它適用于大批量自動化生產。TAB的引線間距可較QFP進一步縮小至0.2mm或更短。

 

6）系統芯片（SoC） 

 

SoC就是將系統的全部功能模塊集成到單一半導體芯片上. 將一片SoC與現在的板卡相比，其中可能含有的功能模塊有：CPU、RAM、ROM、DSP、無線模塊、模擬和數字模塊、網絡模塊、硬核等。

 

嵌入式片上系統將整個嵌入式系統集成到一塊芯片中，應用系統的電路板變得簡潔，減小體積和功耗，提高了可靠性。而且，通過改變內部工作電壓，降低芯片功耗；減少芯片對外引腳數，簡化制造過程；減少外圍驅動接口單元與電路板之間的信號傳遞，加快數據處理速度；內嵌線路可避免外部電路板在信號傳遞時所造成的騷擾。

 

單芯片嵌入式微控制器（MicroController Unit,MCU）俗稱單片機，將整個嵌入式微計算機系統集成到一塊芯片中，從而使功耗和成本下降，可靠性提高。

 

IC產業技術發展經歷了電路集成、功能集成、技術集成，直到今天基于計算機軟硬件的知識集成，其目標就是將電子產品系統電路不斷集成到芯片中去，力圖吞噬整個產品系統。單芯片的嵌入式系統的出現，以單個芯片實現的產品系統不僅僅限于硬件系統，而是一個帶有柔性性能的軟、硬件集合體的電子系統。SoC是微電子領域IC設計的最終目標.

 

二．印刷電路板設計

 

隨著信息寬帶化和高速化的發展，要求信號的傳輸和處理的速度越來越快。已經成為PCB設計必須關心的問題之一。PCB已不僅僅是支撐電子元器件的平臺，簡簡單單在基材上布上金屬導線，由于存在引線電感，并不能能實現互連。PCB已成為功能元件，成為高性能的系統結構。從而使得PCB設計成為產品設計能否成功的關鍵因素。

 

印制電路板EMC設計是產品EMC設計的基礎.整機輻射發射超標，輻射敏感度不達標，大多是由于PCB引起的。

 

在PCB設計階段處理好EMC問題，是使產品實現電磁兼容最有效，成本最低的手段。

 

1. 電磁騷擾發射的抑制方法之一:PCB布線及布局基本原則

 

電流必須在一個回路中流動。每個信號都有一個回流來構成回路。直流和低頻時，回路電流總是從電阻最小的路徑上通過；而高頻時，回流總是從阻抗最小的路徑上通過。

 

兩根導線分別流過大小相等方向相反的信號電流和它的回流電流，它們的磁場也是大小相等方向相反，如果兩根導線距離非常近，磁場即差模EMI輻射將完全抵消。所以基本原則是：如果要把差模EMI輻射減小到最小，信號線應盡量靠近與它構成回路的回流線，即必須把回路面積減少到最小。

 

精心的走線設計可以在很大程度上減少走線阻抗造成的騷擾，而抑制電磁騷擾發射。當頻率超過數kHz時，導線的阻抗主要由導線的電感決定，細而長的回路導線呈現高電感(典型lOnH/cm),其阻抗隨頻率增加而增加。如果設計處理不當，將引起共阻抗耦合。

 

兩根電流方向相反的平行導線，由于互感作用，能夠有效地減少電感，總自感可表示為：

 

L = L1 +L2 - 2M 

 

式中, L1、L2分別為導線1和導線2的自感，M為互感

 

M=L1/[1+(a/h)2] 

 

式中，a—間距, h—離地面距離。當：L1 = L2，則：

 

L =2 (L1- M) 

 

當：a = 0

 

M = L1

 

，則 L = 0。

 

由此可以得到布線基本原則，即環路面積為零。例如，多層板層間距離很小，4層板為0.15mm,而28層板為0.05mm能真正做到環路面積為零，總自感為零，如圖3所示。

 

圖3 布線基本原則：環路面積為零

 

在印制板布局時，應先進行物理分區和電氣分區,確定元器件在板上的位置，然后布置地線、電源線，再安排高速信號線，最后考慮低速信號線。

 

布局時,首先作好不兼容分割，元器件的位置應按電源電壓、數字及模擬電路、速度快慢、電流大小等進行分組，以免相互騷擾。根據元器件的位置可以確定印制板連接器各個引腳的安排。所有連接器應安排在印制板的一側，盡量避免從兩側引出電纜，減少共模輻射。其次,在安裝,受力,受熱和美觀等方面應滿足要求。

 

（1）電源線

 

在考慮安全條件下，電源線應盡可能靠近地線， 以減小差模輻射的環面積，也有助于減小電路的交擾。對于單一電源供電的PCB，一個電源平面足夠了；對于多種電源，若互不交錯，可考慮采取電源層分割,用作參考面時，需加縫補電容；對于電源互相交錯（尤其多種電源供電，且互相交錯的IC）的單板，則必須考慮采用2個或以上的電源平面。

 

（2）時鐘線、信號線和地線的位置

 

時鐘線、信號線與地平面相鄰或與地線距離較近，形成的環路面積盡量小。必要時，兩側加地線護送。

 

（3）按邏輯速度分割

 

當需要在電路板上布置快速、中速和低速邏輯電路時，高速的器件（快邏輯、時鐘振蕩器等)應安放在緊靠邊緣連接器范圍內,而低速邏輯和存儲器,應安放在遠離連接器范圍內。這樣對共阻抗耦合、輻射和交擾的減小都是有利的。

 

（4）避免印制電路板導線特性阻抗的不連續性，保證特性阻抗連續，必須做到跡線寬度不要突變、導線不要突然拐角，同層的佈線的寬度必須連續，不同層的走線阻抗也必須連續。

 

（5）檢查信號線的長度和信號的頻率是否構成諧振，即當佈線長度為信號波長1／4的時候的整數倍時，此佈線將產生諧振，而諧振就會輻射電磁波，產生騷擾。

 

2. 高速數字電路設計

 

在電子系統中，需要各種長度的走線。在這些走線上，信號從線的始端傳輸到終端，需要一定時間。也就是說，信號存在延時。這種延時，在低速系統中可以忽略；但在高速系統中，則不能被忽略。高速PCB設計還需考慮當信號在導線上傳輸時，如果傳輸線與始端阻抗或終端阻抗不匹配，將會出現電磁波反射現象，使信號失真，產生干擾脈沖，影響系統運行。

 

所謂高速PCB，是從數字電路的角度說的，而對于模擬電路的PCB，則是高頻問題。高速指的是信號的邊緣速率高，而不一定是時鐘頻率高，可以這么說：時鐘頻率低的PCB，不一定不是高速PCB，而時鐘頻率高的PCB，則一定也是高速PCB。一旦把所設計的PCB當作高速PCB來設計后，就需要考慮高速信號的傳輸、端接、串擾等問題，如果不這樣考慮，不進行高速信號的完整性設計，PCB的工作可靠性可能就不能保證，甚至無法正常工作。而對于普通PCB，不去考慮高速的影響，則沒有關系。

 

信號完整性（Signal Integrity，簡稱SI）是指在信號線上的信號質量及信號定時的準確性。即在要求的時間內，信號能以要求的時序、持續時間和電壓幅度作出響應，不失真的從源端傳送到接收端，則該信號是完整的。所以，信號完整性分析是以電壓波形為主的分析。 

 

時序是高速系統的核心問題。如果定時不準確，則不能得到準確的邏輯。信號傳輸時，任何發生在驅動端，互連線或接收端的延時或波形畸變都會導致傳輸失敗。

 

破壞信號完整性的原因有：所使用的芯片切換速度過快；端接元件布設不合理、電路互連不合理以及傳輸線、過孔等引起的阻抗不連續；線距過小引起的串擾以及尖峰電壓等都會引起信號完整性問題。信號完整性問題包括反射、串擾、過沖、振蕩、時延和電磁騷擾發射等。信號完整性分析的目標是保證可靠的高速數據傳輸.高速數字系統設計成功的關鍵在于保持信號的完整性。從廣義上講，信號完整性問題指的是在高速產品中，互連線引起的所有問題。它主要研究互連線與數字信號電壓電流波形相互作用時，如何影響產品性能。信號完整性問題包括：

 

 

為了實現信號完整性，必須縮短 S 并進行阻抗匹配，阻抗匹配方法有：串聯電阻、并聯電阻、戴維南網絡、RC網絡、二極管陣等。

 

 

1.接地是指將一個電路、設備、分系統與參考地連接，目的在于提供一個等電位點或面。接地必須有接地導體和參考地才能完成。

 

2.參考地的含義是廣泛的，可以是大地，也可以是起大地作用的,有足夠面積的導體。如飛機或船舶的殼體，機柜的柜體等。理想的參考地是一個零電位、零阻抗的物理體。能為電路或系統提供基準電位；能抑制產品內部產生的電磁騷擾以及外部進入產品的電磁騷擾；并能為電流流回源提供一條低阻抗路徑。 

 

3接地是一個系統概念。電流幅值和頻率是兩項關鍵因素。對接地分類是為了選擇接地體及其連接方式。

 

 

參考地任務之一是為EMI電流提供一個受控抑制通道。關鍵是在極寬的頻率范圍內保持低阻抗。

 

防雷地是提供一條將雷電電流通入大地的受控通道。關鍵是同時維持低電阻和低電感，并且提供充分的瞬態電流容量。

 

安全地(保護地 )主要是為了保護人身安全。通常將金屬殼體接地，出現故障時確保故障電流流入大地。

 

電源地的主要問題是維持低阻抗，并提供足夠的電流容量。

 

信號地（回流地）為信號提供一個回流通道

 

 

1.懸浮地

 

信號電平較大或接近時，該模塊應接系統地,信號電平較小或相差大時，低電平信號模塊應接懸浮地。

 

設備懸浮地設備的地線在電氣上與參考地及其他導體相絕緣

 

單元電路懸浮地單元電路信號地與參考地及機箱絕緣

 

懸浮地容易產生靜電積累和靜電放電。易遭雷擊和其他瞬態騷擾。通常在懸浮地與參考地之間接進一個阻值很大的電阻以消除靜電積累。

 

2. 單點接地（f<1MHz)

 

并聯單點接地：每個電路模塊都接到一個單點地上，每個單元在同一點與參考點相連。

 

多級電路的串聯單點接地：接地點應選在低電平電路的輸入端，使其最接近參考地。若把接地點移到高電平端，則 輸入級的地對參考地的電位差最大，是不穩定的。

 

3. 多點接地（f >10MHz)

 

設備中的電路都就近以機殼為參考點，而所有機殼又以地為參考，使接地引線長度最短。在多點接地的情況下，要注意地環路問題。信號頻率在1-10MHz之間，當地線長度不超過l /20時，可以采用單點接地，否則就要多點接地。當地線長度可以與l/4相比擬時，成為終端短路的l/4傳輸線，等效為開路，阻抗增大。

 

4. 混合接地

 

使用電抗元件使接地系統在低頻和高頻時呈現不同特性。

 

電子設備的混合接地把設備的地線分成兩類：電源地與信號地。設備中各部分電源地線都接到電源總地線上與信號總地線匯集到公共參考地。

 

 

1.地線阻抗是導致地線騷擾的根本原因

 

理想地線應是一個零電位、零阻抗的物理實體。但實際的地線本身既有電阻分量又有電抗分量，當有電流通過該地線時，就要產生電壓降。地線會與其他連線（信號、電源線等）構成回路，當時變電磁場耦合到該回路時，就在地回路中產生感應電動勢，并由地回路耦合到負載，構成潛在的EMI威脅。 

 

傳輸線輸入阻抗

 

Zin(x)=Zc(ZL+jZctgβx)/(Zc+jZLtgβx)

 

式中，β=2π/λ=ω（LC）1/2, 

 

當 ZL=0

 

∣Zin(x)∣=∣jZctgβx∣=Zctg(ωx（LC）1/2)

 

當 x=λ/4

 

∣Zin(x)∣=Zctg[ω(λ/4)（LC）1/2]=Zctg(π/2)=∞

 

這時,接地線實際上開路,反而成為向外輻射的天線

 

2地線長度

 

地線長度應為: ≤l/20 應當短而粗。

 

 

產品電磁兼容設計應做到標本兼治。產品與外界的連接界面,如圖4所示。包括機殼端口，電源線端口，地線端口，信號線端口和控制線端口等。需要做好結構/屏蔽設計，濾波設計和瞬態騷擾抑制設計等。

 

圖4產品與外界的連接界面

 

 

對單一零件來說，結構即零件的材料和形狀。材料包含零件的內在結構；形狀體現零件外在特征。

 

對兩個和兩個以上零件來說，還包括他們間的連接方式，“連接”即零件間的裝配方法。

 

對整機來說，還要考慮零部件的布局。

 

結構設計通過設想和計算，用工程圖紙或參數化電子文檔表達出來，提交制造，實現產品生產。包括整機造型、布局、零部件連接、材料和標準件及通用件選擇等。

 

電子產品結構與純機械結構的不同之處在于還要考慮結構的電磁兼容性。

 

屏蔽技術用來抑制10kHz以上電磁騷擾沿空間的傳播，即切斷輻射騷擾的耦合途徑。

 

一．屏蔽效能的概念

 

用于電磁兼容目的的屏蔽體,通常能將電磁騷擾的強度衰減到原來的百分之一至百萬分之一以上.為了方便起見,屏蔽體的性能以屏蔽效能SE或SH（dB）表示。定義為： SE=20lg(E1/E2)（dB） 

 

SH=20lg(H1/H2)（dB） 

 

式中，E1、H1分別為未屏蔽時測得的電場強度和磁場強度， E2、H2分別為屏蔽后測得的電場強度和磁場強度。

 

屏蔽體的總體屏蔽效能是由屏蔽體中最薄弱的環節決定的。要使屏蔽體的屏蔽效能達到某一個值，屏蔽體上所有部位都要達到這個值，即各部位屏蔽效能的匹配是十分重要的。

 

屏蔽體中最薄弱的環節是各種縫隙和孔洞。

 

實現屏蔽，首先要做好“電磁兼容分層與綜合設計法”的第一和第二層，將電磁發射降至最低，將抗擾能力提至最高。然后利用殼體切斷EMI輻射。

 

但是，用這個定義只能測試屏蔽體的屏蔽效能，而無法確定應該使用什么材料制造屏蔽體。要確定應該使用什么材料制造屏蔽體，需要知道材料的屏蔽效能與材料的什么參數有關。

 

1 實心材料屏蔽效能的計算

 

實心屏蔽把屏蔽體看成一個結構上完整、電氣上連續均勻的無限大平板或全封閉殼體，上面不存在任何孔洞、縫隙等電氣不連續點。實心屏蔽理論反映了屏蔽材料在“實心”條件下所能達到的“理想屏蔽效能”，僅對屏蔽材料的研發和選用起指導作用。實心材料屏蔽效能的計算如圖5所示。

 

電磁波入射到無限大的平板型屏蔽體時，一部分能量被反射，稱反射損耗，記為R1；透射波在金屬板內傳播時被衰減，稱吸收損耗，記為A.電磁波到達屏蔽體另一側時，又被反射記為R2，僅有小部分能量透射進入被屏蔽空間。被反射的能量又被衰減和反射，循環往復，直至能量全部被衰減和透射。這種多次反射的現象，稱多次反射修正系數，記為B,量值小于1.

 

采用銀、銅、鋁、鎳等良導體制作的接地屏蔽體,可對電場和高頻磁場進行屏蔽;當厚度小、頻率低時，鋼的屏蔽效能比銅低；當厚度大、頻率高時，鋼的屏蔽效能比銅高；當厚度在0.67mm以上，鋼的屏蔽效能比銅高。對于近場電場屏蔽，則以銅為宜。

 

對于f<100kHz的低頻磁場,則用高導磁材料進行屏蔽,如工業純鐵,鐵硅合金(硅鋼,電工鋼等),鐵鎳軟磁合金,坡莫合金(79℅鎳,21℅鐵),非晶態軟磁合金材料(具有高強度,高硬度,高延展性,耐腐蝕性),μ金屬,鐵氧體材料等。

 

圖5 實心材料屏蔽效能的計算

 

2 屏蔽方案的級別：級別越低,越容易實現高屏蔽效能。

 

單板屏蔽及單板局部屏蔽：約20dB/1GHz

 

模塊屏蔽：將輻射騷擾大或抗騷擾能力差的模塊，單獨安裝在屏蔽盒中。不但容易實現，成本低，而且可以減弱模塊之間的相互騷擾，實現產品內部模塊之間的電磁兼容。約20dB/1GHz

 

插箱、子架屏蔽： 約20dB/1GHz

 

機柜屏蔽： 約15dB/1GHz

 

圖6為拼裝機柜的屏蔽效能，30-230MHz：20dB；230-1000MHz：10dB

 

圖6 拼裝機柜的屏蔽效能

 

二．實際屏蔽體的問題

 

實際屏蔽體上有許多電磁泄漏源，例如：不同部分結合處的縫隙、通風口、顯示窗、按鍵、指示燈、電纜線、電源線等，如圖7所示。

 

圖7 實際屏蔽體上的電磁泄漏源

 

1 縫隙屏蔽

 

:當縫隙的長度接近波長的一半時，電磁波就會泄漏出去。這種類型的電磁泄漏源就是狹縫天線?？p隙尺寸接近半波長的整數倍時，電磁泄漏最大。所以,高頻時特別應做好孔縫屏蔽，要求縫長或孔徑小于l/100。整個接合處必須維持電氣連續性,以避免狹縫天線的形成。 最少要在每l/6 之處有配接表面間的電接觸－緊固點直接連接（包括螺釘?鉚釘點焊?鎖扣等）。永久性接縫,采用焊接工藝。非永久性配合面形成的接縫采用導電襯墊.均可達20dB/1GHz?！　　　　　　　　?/div>